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MI->getOperand(2).isReg() && 7038 MI->getOperand(0).isReg() && 7040 MI->getOperand(1).isReg() && 7042 MI->getOperand(2).isReg() && 7052 MI->getOperand(0).isReg() && 7054 MI->getOperand(1).isReg() && 7056 MI->getOperand(2).isReg() && 7066 MI->getOperand(0).isReg() && 7068 MI->getOperand(1).isReg() && 7070 MI->getOperand(2).isReg() && 7080 MI->getOperand(0).isReg() && 7082 MI->getOperand(1).isReg() && 7084 MI->getOperand(2).isReg() && 7094 MI->getOperand(0).isReg() && 7096 MI->getOperand(1).isReg() && 7098 MI->getOperand(2).isReg() && 7108 MI->getOperand(0).isReg() && 7110 MI->getOperand(1).isReg() && 7112 MI->getOperand(2).isReg() && 7122 MI->getOperand(0).isReg() && 7124 MI->getOperand(1).isReg() && 7126 MI->getOperand(2).isReg() && 7136 MI->getOperand(0).isReg() && 7138 MI->getOperand(1).isReg() && 7140 MI->getOperand(2).isReg() && 7150 MI->getOperand(0).isReg() && 7152 MI->getOperand(1).isReg() && 7154 MI->getOperand(2).isReg() && 7164 MI->getOperand(0).isReg() && 7166 MI->getOperand(1).isReg() && 7168 MI->getOperand(2).isReg() && 7178 MI->getOperand(0).isReg() && 7180 MI->getOperand(1).isReg() && 7182 MI->getOperand(2).isReg() && 7194 MI->getOperand(0).isReg() && 7196 MI->getOperand(1).isReg() && 7206 MI->getOperand(0).isReg() && 7208 MI->getOperand(1).isReg() && 7218 MI->getOperand(0).isReg() && 7220 MI->getOperand(1).isReg() && 7230 MI->getOperand(0).isReg() && 7232 MI->getOperand(1).isReg() && 7242 MI->getOperand(0).isReg() && 7244 MI->getOperand(1).isReg() && 7254 MI->getOperand(0).isReg() && 7256 MI->getOperand(1).isReg() && 7266 MI->getOperand(0).isReg() && 7268 MI->getOperand(1).isReg() && 7278 MI->getOperand(0).isReg() && 7280 MI->getOperand(1).isReg() && 7290 MI->getOperand(0).isReg() && 7292 MI->getOperand(1).isReg() && 7302 MI->getOperand(0).isReg() && 7304 MI->getOperand(1).isReg() && 7314 MI->getOperand(0).isReg() && 7316 MI->getOperand(1).isReg() && 7326 MI->getOperand(0).isReg() && 7328 MI->getOperand(1).isReg() && 7338 MI->getOperand(0).isReg() && 7340 MI->getOperand(1).isReg() && 7350 MI->getOperand(0).isReg() && 7352 MI->getOperand(1).isReg() && 7362 MI->getOperand(0).isReg() && 7364 MI->getOperand(1).isReg() && 7374 MI->getOperand(0).isReg() && 7376 MI->getOperand(1).isReg() && 7388 MI->getOperand(0).isReg() && 7390 MI->getOperand(1).isReg() && 7392 MI->getOperand(2).isReg() && 7402 MI->getOperand(0).isReg() && 7404 MI->getOperand(1).isReg() && 7406 MI->getOperand(2).isReg() && 7416 MI->getOperand(0).isReg() && 7418 MI->getOperand(1).isReg() && 7420 MI->getOperand(2).isReg() && 7430 MI->getOperand(0).isReg() && 7432 MI->getOperand(1).isReg() && 7434 MI->getOperand(2).isReg() && 7444 MI->getOperand(0).isReg() && 7446 MI->getOperand(1).isReg() && 7448 MI->getOperand(2).isReg() && 7458 MI->getOperand(0).isReg() && 7460 MI->getOperand(1).isReg() && 7462 MI->getOperand(2).isReg() && 7472 MI->getOperand(0).isReg() && 7474 MI->getOperand(1).isReg() && 7476 MI->getOperand(2).isReg() && 7486 MI->getOperand(0).isReg() && 7488 MI->getOperand(1).isReg() && 7490 MI->getOperand(2).isReg() && 7500 MI->getOperand(0).isReg() && 7502 MI->getOperand(1).isReg() && 7504 MI->getOperand(2).isReg() && 7514 MI->getOperand(0).isReg() && 7516 MI->getOperand(1).isReg() && 7518 MI->getOperand(2).isReg() && 7528 MI->getOperand(0).isReg() && 7530 MI->getOperand(1).isReg() && 7532 MI->getOperand(2).isReg() && 7542 MI->getOperand(0).isReg() && 7544 MI->getOperand(1).isReg() && 7546 MI->getOperand(2).isReg() && 7556 MI->getOperand(0).isReg() && 7558 MI->getOperand(1).isReg() && 7560 MI->getOperand(2).isReg() && 7570 MI->getOperand(0).isReg() && 7572 MI->getOperand(1).isReg() && 7574 MI->getOperand(2).isReg() && 7584 MI->getOperand(0).isReg() && 7586 MI->getOperand(1).isReg() && 7588 MI->getOperand(2).isReg() && 7598 MI->getOperand(0).isReg() && 7600 MI->getOperand(1).isReg() && 7602 MI->getOperand(2).isReg() &&gen/lib/Target/X86/X86GenInstrInfo.inc
80122 MI.getOperand(1).isReg() 80124 && MI.getOperand(3).isReg()include/llvm/MC/MCInst.h
65 assert(isReg() && "This is not a register operand!"); 71 assert(isReg() && "This is not a register operand!");lib/MC/MCInst.cpp
24 else if (isReg())
lib/MC/MCInstrDesc.cpp56 if (MI.getOperand(i).isReg() && 61 if (MI.getOperand(i).isReg() &&lib/MCA/InstrBuilder.cpp
224 if (Op.isReg()) 236 if (I == MCI.getNumOperands() || !Op.isReg()) { 311 if (!Op.isReg()) 397 if (!Op.isReg()) 432 if (!Op.isReg()) 468 if (!Op.isReg()) 638 if (!Op.isReg())lib/Target/AArch64/AsmParser/AArch64AsmParser.cpp
3920 if (Inst.getOperand(i).isReg() && 3934 if (Inst.getOperand(i).isReg() &&lib/Target/AArch64/MCTargetDesc/AArch64InstPrinter.cpp
871 if (Op.isReg()) { 899 if (Op.isReg()) { 913 assert(Op.isReg() && "Non-register vreg operand!");lib/Target/AArch64/MCTargetDesc/AArch64MCCodeEmitter.cpp
204 if (MO.isReg())
lib/Target/AMDGPU/AsmParser/AMDGPUAsmParser.cpp2801 } else if (MO.isReg()) { 2845 if (MO.isReg()) { 2907 assert(Dst.isReg()); 2915 if (Src.isReg()) { 3237 if (Src.isReg() && Src.getReg() == LDS_DIRECT) { 3246 if (!Src.isReg() || Src.getReg() != LDS_DIRECT)lib/Target/AMDGPU/Disassembler/AMDGPUDisassembler.cpp
415 !MI.getOperand(VDstIn_Idx).isReg() ||
lib/Target/AMDGPU/MCTargetDesc/AMDGPUInstPrinter.cpp517 if (Op.isReg()) { 1467 if (Op.isReg()) {lib/Target/AMDGPU/MCTargetDesc/R600MCCodeEmitter.cpp
175 if (MO.isReg()) {
lib/Target/AMDGPU/MCTargetDesc/SIMCCodeEmitter.cpp372 if (MO.isReg()) { 455 if (MO.isReg())lib/Target/ARC/MCTargetDesc/ARCInstPrinter.cpp
142 if (Op.isReg()) { 160 assert(base.isReg() && "Base should be register.");lib/Target/ARM/AsmParser/ARMAsmParser.cpp
7838 if (Inst.getOperand(i).isReg() && 10259 if (Inst.getOperand(0).isReg() && Inst.getOperand(0).getReg() == ARM::SP && 10271 if (!Op.isReg()) {lib/Target/ARM/MCTargetDesc/ARMInstPrinter.cpp
313 if (Op.isReg()) { 475 if (!MO1.isReg()) { // FIXME: This is for CP entries, but isn't right. 548 if (!MO1.isReg()) { // For label symbolic references. 655 if (!MO1.isReg()) { // FIXME: This is for CP entries, but isn't right. 679 if (!MO1.isReg()) { // FIXME: This is for CP entries, but isn't right. 1092 if (!MO1.isReg()) { // FIXME: This is for CP entries, but isn't right. 1114 if (!MO1.isReg()) { // FIXME: This is for CP entries, but isn't right. 1181 if (!MO1.isReg()) { // FIXME: This is for CP entries, but isn't right. 1234 if (!MO1.isReg()) { // For label symbolic references.lib/Target/ARM/MCTargetDesc/ARMMCCodeEmitter.cpp
563 if (MO.isReg()) { 729 if (MCOp1.isImm() && MCOp2.isReg() && 990 if (!MO.isReg()) { 1123 if (!MO.isReg()) { 1352 if (!MO.isReg()) { 1428 if (!MO.isReg()) { 1468 if (!MO.isReg()) {lib/Target/ARM/MCTargetDesc/ARMMCTargetDesc.cpp
88 assert(MI.getOperand(OI).isReg() && "expected register"); 106 assert(MI.getOperand(OI).isReg() && "expected register");lib/Target/AVR/MCTargetDesc/AVRInstPrinter.cpp
105 if (Op.isReg()) { 147 assert(MI->getOperand(OpNo).isReg() && "Expected a register for the first operand");lib/Target/AVR/MCTargetDesc/AVRMCCodeEmitter.cpp
70 assert(MI.getOperand(0).isReg() && MI.getOperand(1).isReg() && 70 assert(MI.getOperand(0).isReg() && MI.getOperand(1).isReg() && 118 assert(MO.isReg()); 139 assert(RegOp.isReg() && "Expected register operand"); 253 if (MO.isReg()) return Ctx.getRegisterInfo()->getEncodingValue(MO.getReg());lib/Target/BPF/MCTargetDesc/BPFInstPrinter.cpp
54 if (Op.isReg()) { 70 assert(RegOp.isReg() && "Register operand not a register");lib/Target/BPF/MCTargetDesc/BPFMCCodeEmitter.cpp
90 if (MO.isReg()) 163 assert(Op1.isReg() && "First operand is not register.");lib/Target/Hexagon/Disassembler/HexagonDisassembler.cpp
461 assert(MCO.isReg() && "New value consumers must be registers");
lib/Target/Hexagon/HexagonAsmPrinter.cpp375 assert(Rt.isReg() && "Expected register and none was found"); 386 assert(Rt.isReg() && "Expected register and none was found"); 398 assert(Rt.isReg() && "Expected register and none was found"); 410 assert(Rs.isReg() && "Expected register and none was found"); 595 assert(Rt.isReg() && "Expected register and none was found"); 607 assert(Inst.getOperand(0).isReg() && 620 assert (Inst.getOperand(0).isReg() &&lib/Target/Hexagon/MCTargetDesc/HexagonInstPrinter.cpp
67 if (MO.isReg()) {
lib/Target/Hexagon/MCTargetDesc/HexagonMCChecker.cpp93 if (MCI.getOperand(i).isReg()) 183 if (MCI.getOperand(i).isReg()) { 417 assert(Op.isReg()); 499 assert(Operand.isReg() && "Def is not a register"); 517 if (Operand.isReg() && Operand.getReg() == Register)lib/Target/Hexagon/MCTargetDesc/HexagonMCCodeEmitter.cpp
783 if (MO.isReg()) {
lib/Target/Hexagon/MCTargetDesc/HexagonMCDuplexInfo.cpp634 if ((MIb.getNumOperands() > 1) && MIb.getOperand(1).isReg() && 637 if ((MIb.getNumOperands() > 0) && MIb.getOperand(0).isReg() && 665 if (Inst.getOperand(opNum).isReg()) {lib/Target/Hexagon/MCTargetDesc/HexagonMCInstrInfo.cpp
366 MCO.isReg()); 386 MCO.isReg());lib/Target/Lanai/Disassembler/LanaiDisassembler.cpp
112 if (Instr.getOperand(2).isReg()) {
lib/Target/Lanai/MCTargetDesc/LanaiInstPrinter.cpp152 if (Op.isReg()) 214 assert(RegOp.isReg() && "Register operand expected"); 258 assert(OffsetOp.isReg() && RegOp.isReg() && "Registers expected."); 258 assert(OffsetOp.isReg() && RegOp.isReg() && "Registers expected.");lib/Target/Lanai/MCTargetDesc/LanaiMCCodeEmitter.cpp
112 if (MCOp.isReg()) 146 (Op2.isReg() && Op2.getReg() != Lanai::R0) || (Op2.isExpr()))) 150 assert(Inst.getOperand(0).isReg() && Inst.getOperand(1).isReg() && 150 assert(Inst.getOperand(0).isReg() && Inst.getOperand(1).isReg() && 154 (Op2.isReg() && Op2.getReg() != Lanai::R0))) 193 assert(Op1.isReg() && "First operand is not register."); 225 assert(Op1.isReg() && "First operand is not register."); 227 assert(Op2.isReg() && "Second operand is not register."); 264 assert(Op1.isReg() && "First operand is not register."); 292 if (MCOp.isReg() || MCOp.isImm())lib/Target/MSP430/MCTargetDesc/MSP430InstPrinter.cpp
55 if (Op.isReg()) {
lib/Target/MSP430/MCTargetDesc/MSP430MCCodeEmitter.cpp105 if (MO.isReg()) 124 assert(MO1.isReg() && "Register operand expected");lib/Target/Mips/AsmParser/MipsAsmParser.cpp
1736 return !Inst.getOperand(0).isReg(); 2315 assert(Inst.getOperand(0).isReg() && "expected register operand kind"); 2327 assert(Inst.getOperand(0).isReg() && "expected register operand kind"); 2328 assert(Inst.getOperand(1).isReg() && "expected register operand kind"); 2478 if ((Inst.getNumOperands() == 3) && Inst.getOperand(0).isReg() && 2479 Inst.getOperand(1).isReg() && Inst.getOperand(2).isImm()) { 2490 if ((Inst.getNumOperands() == 3) && Inst.getOperand(0).isReg() && 2491 Inst.getOperand(1).isReg() && Inst.getOperand(2).isImm()) { 2783 assert(DstRegOp.isReg() && "expected register operand kind"); 3281 assert(Inst.getOperand(0).isReg() && Inst.getOperand(1).isImm() && 3298 assert(Inst.getOperand(0).isReg() && Inst.getOperand(1).isImm() && 3352 assert(Inst.getOperand(0).isReg() && Inst.getOperand(1).isImm() && 3417 assert(Inst.getOperand(0).isReg() && Inst.getOperand(1).isImm() && 3534 assert(DstRegOp.isReg() && "expected register operand kind"); 3599 assert(DstRegOp.isReg() && "expected register operand kind"); 3601 assert(BaseRegOp.isReg() && "expected register operand kind"); 3625 assert(BaseRegOp.isReg() && "expected register operand kind"); 3723 Inst.getOperand(OpNum - 2).isReg() && 3724 Inst.getOperand(OpNum - 3).isReg() && "Invalid instruction operand."); 3758 if (TrgOp.isReg()) 4023 assert(RdRegOp.isReg() && "expected register operand kind"); 4027 assert(RsRegOp.isReg() && "expected register operand kind"); 4034 assert((RtOp.isReg() || RtOp.isImm()) && 4036 if (RtOp.isReg()) 4192 assert(Inst.getOperand(0).isReg() && Inst.getOperand(1).isReg() && 4192 assert(Inst.getOperand(0).isReg() && Inst.getOperand(1).isReg() && 4193 Inst.getOperand(2).isReg() && "Invalid instruction operand."); 4232 assert(DstRegOp.isReg() && "expected register operand kind"); 4234 assert(SrcRegOp.isReg() && "expected register operand kind"); 4284 assert(DstRegOp.isReg() && "expected register operand kind"); 4286 assert(SrcRegOp.isReg() && "expected register operand kind"); 4335 assert(DstRegOp.isReg() && "expected register operand kind"); 4337 assert(SrcRegOp.isReg() && "expected register operand kind"); 4388 assert(Inst.getOperand(0).isReg() && 4389 Inst.getOperand(1).isReg() && 4390 Inst.getOperand(2).isReg() && "Invalid instruction operand."); 4422 assert(Inst.getOperand(0).isReg() && 4423 Inst.getOperand(1).isReg() && 4478 assert(Inst.getOperand(0).isReg() && 4479 Inst.getOperand(1).isReg() && 4526 assert(Inst.getOperand(0).isReg() && 4527 Inst.getOperand(1).isReg() && 5134 assert(Inst.getOperand(0).isReg() && 5135 Inst.getOperand(1).isReg() && 5136 Inst.getOperand(2).isReg() && "Invalid instruction operand."); 5160 assert(Inst.getOperand(0).isReg() && 5161 Inst.getOperand(1).isReg() &&lib/Target/Mips/MCTargetDesc/MipsELFStreamer.cpp
46 if (!Op.isReg())
lib/Target/Mips/MCTargetDesc/MipsInstPrinter.cpp32 assert(MI.getOperand(OpNo).isReg() && "Register operand expected."); 127 if (Op.isReg()) { 271 if (MI->getOperand(i).isReg())lib/Target/Mips/MCTargetDesc/MipsMCCodeEmitter.cpp
748 if (MO.isReg()) { 770 assert(MI.getOperand(OpNo).isReg()); 785 assert(MI.getOperand(OpNo).isReg()); 799 assert(MI.getOperand(OpNo).isReg()); 813 assert(MI.getOperand(OpNo).isReg()); 827 assert(MI.getOperand(OpNo).isReg() && 842 assert(MI.getOperand(OpNo).isReg() && 857 assert(MI.getOperand(OpNo).isReg()); 870 assert(MI.getOperand(OpNo).isReg()); 894 assert(MI.getOperand(OpNo).isReg()); 906 assert(MI.getOperand(OpNo).isReg()); 932 assert(MI.getOperand(OpNo).isReg()); 1115 assert(Op.isReg() && "Operand of movep is not a register!");lib/Target/Mips/MCTargetDesc/MipsNaClELFStreamer.cpp
62 assert(MI.getOperand(0).isReg()); 69 return (MI.getNumOperands() > 0 && MI.getOperand(0).isReg() 92 assert(MI.getOperand(0).isReg());lib/Target/NVPTX/MCTargetDesc/NVPTXInstPrinter.cpp
86 if (Op.isReg()) {
lib/Target/PowerPC/MCTargetDesc/PPCInstPrinter.cpp76 assert((MI->getOperand(0).isReg() && MI->getOperand(1).isReg()) && 76 assert((MI->getOperand(0).isReg() && MI->getOperand(1).isReg()) && 541 if (Op.isReg()) {lib/Target/PowerPC/MCTargetDesc/PPCMCCodeEmitter.cpp
47 if (MO.isReg() || MO.isImm()) return getMachineOpValue(MI, MO, Fixups, STI); 59 if (MO.isReg() || MO.isImm()) return getMachineOpValue(MI, MO, Fixups, STI); 72 if (MO.isReg() || MO.isImm()) return getMachineOpValue(MI, MO, Fixups, STI); 85 if (MO.isReg() || MO.isImm()) return getMachineOpValue(MI, MO, Fixups, STI); 97 if (MO.isReg() || MO.isImm()) return getMachineOpValue(MI, MO, Fixups, STI); 110 assert(MI.getOperand(OpNo+1).isReg()); 128 assert(MI.getOperand(OpNo+1).isReg()); 146 assert(MI.getOperand(OpNo+1).isReg()); 168 assert(MI.getOperand(OpNo+1).isReg()); 183 assert(MI.getOperand(OpNo+1).isReg()); 198 assert(MI.getOperand(OpNo+1).isReg()); 211 if (MO.isReg()) return getMachineOpValue(MI, MO, Fixups, STI); 264 if (MO.isReg()) {lib/Target/RISCV/AsmParser/RISCVAsmParser.cpp
1734 assert(Inst.getOperand(2).isReg() && "Unexpected second operand kind");
lib/Target/RISCV/MCTargetDesc/RISCVInstPrinter.cpp90 if (MO.isReg()) { 145 assert(MO.isReg() && "printAtomicMemOp can only print register operands");lib/Target/RISCV/MCTargetDesc/RISCVMCCodeEmitter.cpp
145 assert(TPReg.isReg() && TPReg.getReg() == RISCV::X4 && 220 if (MO.isReg())lib/Target/Sparc/AsmParser/SparcAsmParser.cpp
510 assert(MCRegOp.isReg());
lib/Target/Sparc/MCTargetDesc/SparcInstPrinter.cpp62 if (!MI->getOperand(0).isReg()) 86 || (!MI->getOperand(0).isReg()) 112 if (MO.isReg()) { 152 if (MO.isReg() && MO.getReg() == SP::G0)lib/Target/Sparc/MCTargetDesc/SparcMCCodeEmitter.cpp
127 if (MO.isReg()) 154 if (MO.isReg() || MO.isImm()) 189 if (MO.isReg() || MO.isImm()) 202 if (MO.isReg() || MO.isImm()) 215 if (MO.isReg() || MO.isImm())lib/Target/SystemZ/MCTargetDesc/SystemZInstPrinter.cpp
44 if (MO.isReg())
lib/Target/SystemZ/MCTargetDesc/SystemZMCCodeEmitter.cpp 175 if (MO.isReg())
lib/Target/WebAssembly/MCTargetDesc/WebAssemblyInstPrinter.cpp 211 if (Op.isReg()) {
lib/Target/WebAssembly/MCTargetDesc/WebAssemblyMCCodeEmitter.cpp 86 if (MO.isReg()) {
lib/Target/WebAssembly/WebAssemblyMCInstLower.cpp 337 if (MO.isReg()) {
lib/Target/X86/MCTargetDesc/X86ATTInstPrinter.cpp 355 if (Op.isReg()) {
lib/Target/X86/MCTargetDesc/X86IntelInstPrinter.cpp 333 if (Op.isReg()) {
lib/Target/X86/MCTargetDesc/X86MCCodeEmitter.cpp 1066 if (!MO.isReg()) continue;
lib/Target/X86/X86MCInstLower.cpp294 assert(Inst.getOperand(0).isReg() && 296 ((Inst.getNumOperands() == 3 && Inst.getOperand(1).isReg() && 349 bool IsStore = Inst.getOperand(0).isReg() && Inst.getOperand(1).isReg(); 349 bool IsStore = Inst.getOperand(0).isReg() && Inst.getOperand(1).isReg(); 354 Inst.getNumOperands() == 6 && Inst.getOperand(RegOp).isReg() && 355 Inst.getOperand(AddrBase + X86::AddrBaseReg).isReg() && 357 Inst.getOperand(AddrBase + X86::AddrIndexReg).isReg() && 358 Inst.getOperand(AddrBase + X86::AddrSegmentReg).isReg() && 1352 assert(Op->isReg() && "Only support arguments in registers"); 1448 assert(Op->isReg() && "Only supports arguments in registers");lib/Target/XCore/MCTargetDesc/XCoreInstPrinter.cpp
77 if (Op.isReg()) {
tools/llvm-cfi-verify/lib/FileAnalysis.cpp149 if (Operand.isReg()) 314 if (Operand.isReg()) 353 if (Operand.isReg())tools/llvm-exegesis/lib/Assembler.cpp
100 if (Op.isReg()) {
tools/llvm-exegesis/lib/BenchmarkResult.cpp 133 if (MCOperand.isReg()) {
tools/llvm-exegesis/lib/MCInstrDescView.cpp 349 else if (Op.isReg())
tools/llvm-exegesis/lib/SnippetGenerator.cpp110 if (Op.isExplicit() && IT.getValueFor(Op).isReg()) 191 assert(AssignedValue.isReg() && AssignedValue.getReg() == ROV.Reg);unittests/tools/llvm-exegesis/Mips/TargetTest.cpp
39 return AllOf(Property(&MCOperand::isReg, Eq(true)),
unittests/tools/llvm-exegesis/X86/SnippetGeneratorTest.cpp 36 MATCHER(IsReg, "") { return arg.isReg(); }
unittests/tools/llvm-exegesis/X86/TargetTest.cpp27 if (a.isReg() && b.isReg()) 27 if (a.isReg() && b.isReg()) 69 return AllOf(Property(&MCOperand::isReg, Eq(true)),